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  • 北京元坤偉業(yè)科技有限公司

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  • HY57V281620圖
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  • 北京耐芯威科技有限公司

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  • 深圳市芯脈實業(yè)有限公司

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  • HY57V281620AT-7圖
  • HECC GROUP CO.,LIMITED

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  • HY57V281620AT-7圖
  • HECC GROUP CO.,LIMITED

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  • 深圳市宏世佳電子科技有限公司

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  • HY57V281620HCT-H圖
  • 深圳市歐立現(xiàn)代科技有限公司

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  • 深圳市拓億芯電子有限公司

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  • 深圳市宏世佳電子科技有限公司

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  • 深圳市美思瑞電子科技有限公司

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  • 深圳市歐昇科技有限公司

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  • 深圳市楷興電子科技有限公司

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  • HY57V281620FTP-H-C圖
  • 深圳市勵創(chuàng)源科技有限公司

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  • 誠信經(jīng)營,原裝現(xiàn)貨,假一賠十,歡迎咨詢15323859243
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  • 深圳市隆鑫創(chuàng)展電子有限公司

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  • 北京永捷至遠科技

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  • 深圳市華芯盛世科技有限公司

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  • HY57V281620FTP-6DR-C圖
  • 深圳市隆鑫創(chuàng)展電子有限公司

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  • HY57V281620FTP-6DR-C 現(xiàn)貨熱賣
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  • 上海金慶電子科技京城市場部

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  • 上海金慶電子科技京城市場部

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  • 深圳市華斯頓電子科技有限公司

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  • 數(shù)量44571 
  • 廠家SAMSUNG 
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  • 絕對原裝正品現(xiàn)貨,全新深圳原裝進口現(xiàn)貨
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  • 深圳市順興源微電子商行

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  • 數(shù)量6890000 
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  • 深圳市華科泰電子商行

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  • 深圳市華斯頓電子科技有限公司

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  • 廠家HYUNDAI 
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  • 北京首天國際有限公司

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  • 數(shù)量15000 
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  • 北京首天國際有限公司

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  • 百分百原裝正品,現(xiàn)貨庫存
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  • 北京中其偉業(yè)科技有限公司

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產(chǎn)品型號HY57V281620A的Datasheet PDF文件預覽

HY57V281620A  
4 Banks x 2M x 16bits Synchronous DRAM  
DESCRIPTION  
T h e H y n i x H Y 5 7 V 2 8 1 6 2 0 A i s a 1 3 4 , 2 1 7 , 7 2 8 b i t C M O S S y n c h r o n o u s D R A M , i d e a l l y s u i t e d f o r t h e M o b i l e a p p l i c a t i o n s w h i c h r e q u i r e  
l o w p o w e r c o n s u m p t i o n a n d e x t e n d e d t e m p e r a t u r e r a n g e . H Y 5 7 V 2 8 1 6 2 0 A i s o r g a n i z e d a s 4 b a n k s o f 2 , 0 9 7 , 1 5 2 x 1 6  
HY57V281620A is offering fully synchronous operation referenced to a positive edge of the clock. All inputs and outputs are synchro-  
nized with the rising edge of the clock input. The data paths are internally pipelined to achieve very high bandwidth. All input a n d o u t p u t  
voltage levels are compatible with LVTTL.  
Programmable options include the length of pipeline (Read latency of 2 or 3), the number of consecutive read or write cycles initiated  
by a single control command (Burst length of 1,2,4,8, or full page), and the burst count sequence(sequential or interleave). A burst of  
read or write cycles in progress can be terminated by a burst terminate command or can be interrupted and replaced by a new burst  
read or write command on any cycle. (This pipelined design is not restricted by a `2N` rule.)  
FEATURES  
?
?
?
Single 3. 3± 0 . 3 V p o w e r s u p p l y  
?
?
?
Auto refresh and self refresh  
All device pins are compatible with LVTTL interface  
4096 refresh cycles / 64ms  
J E D E C s t a n d a r d 4 0 0 m i l 5 4 p i n T S O P - I I w i t h 0 . 8 m m  
of pin pitch  
Programmable Burst Length and Burst Type  
- 1, 2, 4, 8 or Full page for Sequential Burst  
- 1, 2, 4 or 8 for Interleave Burst  
?
All inputs and outputs referenced to positive edge of  
system clock  
?
?
D a t a m a s k f u n c t i o n b y U D Q M o r L D Q M  
Internal four banks operation  
?
P r o g r a m m a b l e C A S Latency ; 2, 3 Clocks  
ORDERING INFORMATION  
Part No.  
Clock Frequency  
Power  
Organization  
Interface  
Package  
H Y 5 7 V 2 8 1 6 2 0 A T - K I  
H Y 5 7 V 2 8 1 6 2 0 A T - H I  
H Y 5 7 V 2 8 1 6 2 0 A T - P I  
H Y 5 7 V 2 8 1 6 2 0 A T - S I  
H Y 5 7 V 2 8 1 6 2 0 A L T - K I  
H Y 5 7 V 2 8 1 6 2 0 A L T - H I  
H Y 5 7 V 2 8 1 6 2 0 A L T - P I  
H Y 5 7 V 2 8 1 6 2 0 A L T - S I  
1 3 3 M H z  
1 3 3 M H z  
1 0 0 M H z  
1 0 0 M H z  
1 3 3 M H z  
1 3 3 M H z  
1 0 0 M H z  
1 0 0 M H z  
N o r m a l  
4 B a n k s x 2 M b i t s  
x 1 6  
L V T T L  
4 0 0 m i l 5 4 p i n T S O P I I  
L o w P o w e r  
This document is a general product description and is subject to change without notice. Hyundai Electronics does not assume any responsibility for use of  
circuits described. No patent licenses are implied.  
R e v . 0 . 4 / A p r . 0 1  
HY57V281620A  
PIN CONFIGURATION  
V DD  
D Q 0  
V DDQ  
D Q 1  
D Q 2  
V SSQ  
D Q 3  
D Q 4  
V DDQ  
D Q 5  
D Q 6  
V SSQ  
D Q 7  
V DD  
L D Q M  
/ W E  
/ C A S  
/ R A S  
/ C S  
1
5 4  
5 3  
5 2  
5 1  
5 0  
4 9  
4 8  
4 7  
4 6  
4 5  
4 4  
4 3  
4 2  
4 1  
4 0  
3 9  
3 8  
3 7  
3 6  
3 5  
3 4  
3 3  
3 2  
3 1  
3 0  
2 9  
2 8  
V S S  
D Q 1 5  
V SSQ  
D Q 1 4  
D Q 1 3  
V DDQ  
D Q 1 2  
D Q 1 1  
V SSQ  
D Q 1 0  
D Q 9  
V DDQ  
D Q 8  
V S S  
N C  
2
3
4
5
6
7
8
9
1 0  
1 1  
1 2  
1 3  
1 4  
1 5  
1 6  
1 7  
1 8  
1 9  
2 0  
2 1  
2 2  
2 3  
2 4  
2 5  
2 6  
2 7  
5 4 p i n T S O P I I  
400mil x 875mil  
0. 8mm pin pitch  
U D Q M  
C L K  
C K E  
N C  
B A 0  
A 1 1  
B A 1  
A 9  
A 1 0 / A P  
A 0  
A 8  
A 7  
A 1  
A 6  
A 2  
A 5  
A 3  
A 4  
V DD  
V S S  
PIN DESCRIPTION  
PIN  
P I N N A M E  
D E S C R I P T I O N  
The system clock input. All other inputs are registered to the SDRAM on the  
rising edge of CLK  
C L K  
C l o c k  
Controls internal clock signal and when deactivated, the SDRAM will be one  
of the states among power down, suspend or self refresh  
C K E  
C S  
Clock Enable  
Chip Select  
E n a b l e s o r d i s a b l e s a l l i n p u t s e x c e p t C L K , C K E , U D Q M a n d L D Q M  
Selects bank to be activated during R A S activity  
Selects bank to be read/written during C A S activity  
B A 0 , B A 1  
B a n k A d d r e s s  
R o w A d d r e s s : R A 0 ~ R A 1 1 , C o l u m n A d d r e s s : C A 0 ~ C A 8  
Auto-precharge flag : A10  
A 0  
~
A 1 1  
A d d r e s s  
R o w A d d r e s s S t r o b e , C o l -  
u m n A d d r e s s S t r o b e , W r i t e  
E n a b l e  
R A S , C A S a n d W E define the operation  
Refer function truth table for details  
R A S , C A S, W E  
U D Q M , L D Q M  
D Q 0 ~ D Q 1 5  
V DD /V S S  
D a t a I n p u t / O u t p u t M a s k  
D a t a I n p u t / O u t p u t  
Controls output buffers in read mode and masks input data in write mode  
Multiplexed data input / output pin  
P o w e r S u p p l y / G r o u n d  
D a t a O u t p u t P o w e r / G r o u n d  
N o C o n n e c t i o n  
Power supply for internal circuits and input buffers  
Power supply for output buffers  
V D D Q /V S S Q  
N C  
N o c o n n e c t i o n  
R e v . 0 . 4 / A p r . 0 1  
2
HY57V281620A  
FUNCTIONAL BLOCK DIAGRAM  
2 M b i t x 4 b a n k s x 1 6 I / O S y n c h r o n o u s D R A M  
Self refresh logic  
Internal Row  
& timer  
counter  
2Mx16 Bank 3  
2Mx16 Bank 2  
C L K  
Row  
R o w a c t i v e  
Pre  
CKE  
Decoders  
2Mx16 Bank 1  
2Mx16 Bank 0  
CS  
D Q 0  
D Q 1  
RAS  
Memory  
Cell  
CAS  
refresh  
Array  
W E  
C o l u m n  
Column  
Active  
Pre  
U D Q M  
Decoders  
D Q 1 4  
D Q 1 5  
LDQM  
Y decoders  
Column Add  
B a n k S e l e c t  
Counter  
A0  
Address  
A1  
Registers  
Burst  
Counter  
A11  
BA0  
BA1  
C A S L a t e n c y  
P i p e L i n e C o n t r o l  
Mode Registers  
Data Out Control  
R e v . 0 . 4 / A p r . 0 1  
3
HY57V281620A  
ABSOLUTE MAXIMUM RATINGS  
P a r a m e t e r  
S y m b o l  
Rating  
Unit  
A m b i e n t T e m p e r a t u r e  
TA  
- 4 0 ~ 8 5  
- 5 5 ~ 1 2 5  
-1.0 ~ 4.6  
-1.0 ~ 4.6  
5 0  
°C  
S t o r a g e T e m p e r a t u r e  
TS T G  
°C  
Voltage on Any Pin relative to V S S  
Voltage on V D D relative to V S S  
Short Circuit Output Current  
Power Dissipation  
V IN, V O U T  
V
V D D , V D D Q  
IO S  
V
m A  
P D  
1
W
S o l d e r i n g T e m p e r a t u r e × T i m e  
TS O L D E R  
2 6 0 × 1 0  
°C × S e c  
N o t e : Operation at above absolute maximum rating can adversely affect device reliability.  
DC OPERATING CONDITION (T A = -40 to 85° C )  
P a r a m e t e r  
S y m b o l  
M i n  
Typ  
M a x  
Unit  
Note  
P o w e r S u p p l y V o l t a g e  
Input High voltage  
Input Low voltage  
V D D , V D D Q  
3.0  
2.0  
3.3  
3.0  
0
3.6  
V DDQ + 0. 3  
0.8  
V
V
V
1
V IH  
V IL  
1,2  
1,3  
-0.3  
N o t e  
:
1.All voltages are referenced to VS S  
=
0 V  
2.V IH(max) is acceptable 5. 6V AC pulse width with <=3ns of duration.  
3.V IL(min) is acceptable -2. 0V AC pulse width with <=3ns of duration.  
AC OPERATING TEST CONDITION (TA = - 4 0 t o 8 5°C , V D D =3.3 ±0.3V, V S S = 0 V )  
P a r a m e t e r  
S y m b o l  
V a l u e  
Unit  
N o t e  
A C I n p u t H i g h / L o w L e v e l V o l t a g e  
V IH / V IL  
Vtrip  
2.4/0.4  
1.4  
V
V
I n p u t T i m i n g M e a s u r e m e n t R e f e r e n c e L e v e l V o l t a g e  
I n p u t R i s e / F a l l T i m e  
tR / tF  
Voutref  
CL  
1
ns  
V
O u t p u t T i m i n g M e a s u r e m e n t R e f e r e n c e L e v e l V o l t a g e  
O u t p u t L o a d C a p a c i t a n c e f o r A c c e s s T i m e M e a s u r e m e n t  
1.4  
5 0  
pF  
1
N o t e  
:
1. Output load to measure access times is equivalent to two TTL gates and one capacitor (50pF). For details, refer to AC/DC output  
load circuit  
R e v . 0 . 4 / A p r . 0 1  
4
HY57V281620A  
CAPACITANCE ( T A = 2 5°C , f = 1 M H z )  
- H I  
-SI  
P a r a m e t e r  
P i n  
S y m b o l  
Unit  
M i n  
M a x  
Min  
M a x  
Input capacitance  
C L K  
C I1  
CI 2  
2.5  
2.5  
3.5  
3.8  
2.5  
2.5  
4.0  
5.0  
pF  
pF  
A 0 ~ A 1 1 , B A 0 , B A 1 , C K E , C S , R A S , C A S ,  
W E , U D Q M , L D Q M  
Data input / output capacitance  
D Q 0  
~
D Q 1 5  
C I/O  
4.0  
6.5  
4.0  
6.5  
pF  
OUTPUT LOAD CIRCUIT  
Vtt=1.4V  
RT=250 W  
Output  
Output  
50pF  
50 pF  
DC Output Load Circuit  
A C O u t p u t L o a d C i r c u i t  
DC CHARACTERISTICS I ( T A = - 4 0 t o 8 5 °C , V D D =3.3 ±0 . 3 V )  
P a r a m e t e r  
S y m b o l  
Min.  
M a x  
Unit  
N o t e  
I n p u t L e a k a g e C u r r e n t  
O u t p u t L e a k a g e C u r r e n t  
O u t p u t H i g h V o l t a g e  
O u t p u t L o w V o l t a g e  
ILI  
-1  
-1  
1
1
u A  
u A  
V
1
2
IL O  
V O H  
V O L  
2.4  
-
-
IO H = - 4 m A  
IO L = + 4 m A  
0.4  
V
Note :  
1.V IN = 0 to 3.6V, All other pins are not tested under V IN = 0 V  
2.DO U T is disabled, V O U T =0 to 3.6  
R e v . 0 . 4 / A p r . 0 1  
5
HY57V281620A  
DC CHARACTERISTICS II (TA= -40 to 85° C , V DD =3.3 ± 0.3V, V S S = 0 V )  
S p e e d  
P a r a m e t e r  
S y m b o l  
Test Condition  
Unit  
m A  
N o t e  
- K I  
-HI  
- P I  
- S I  
Burst length=1, One bank active  
Operating Current  
ID D 1  
120  
110  
100  
100  
1
tR C  
3 tR C (min), IO L = 0 m A  
ID D 2 P  
C K E V IL (max), tC K = 1 5 n s  
C K E V IL (max), tC K = ¥  
2
2
P r e c h a r g e S t a n d b y C u r r e n t  
i n P o w e r D o w n M o d e  
m A  
ID D 2 P S  
C K E  
3 V IH (min), C S 3 V IH (min), tCK = 1 5 n s  
20  
10  
ID D 2 N  
Input signals are changed one time during  
P r e c h a r g e S t a n d b y C u r r e n t  
i n N o n P o w e r D o w n M o d e  
2clks. All other pins 3 V D D -0. 2V or 0.2V  
m A  
m A  
m A  
m A  
C K E  
3 V IH (min), tC K = ¥  
ID D 2 N S  
Input signals are stable.  
C K E V IL (max), tC K = 1 5 n s  
C K E V IL (max), tC K = ¥  
7
7
ID D 3 P  
Active Standby Current  
i n P o w e r D o w n M o d e  
ID D 3 P S  
C K E  
3 V IH (min), C S 3 V IH (min), tCK = 1 5 n s  
ID D 3 N  
Input signals are changed one time during  
40  
40  
Active Standby Current  
2clks. All other pins 3 V D D -0. 2V or 0.2V  
i n N o n P o w e r D o w n M o d e  
C K E  
3 V IH (min), tC K = ¥  
ID D 3 N S  
Input signals are stable.  
C L = 3  
C L = 2  
120  
120  
240  
120  
100  
220  
100  
100  
200  
100  
90  
B u r s t M o d e O p e r a t i n g  
Current  
tC K  
3 tC K(min), IO L = 0 m A  
ID D 4  
ID D 5  
ID D 6  
1
All banks active  
A u t o R e f r e s h C u r r e n t  
Self Refresh Current  
tR R C  
3
tR R C (min), All banks active  
200  
m A  
m A  
u A  
2
3
4
2
C K E 0 . 2 V  
800  
Note:  
1.ID D 1 a n d I D D 4 depend on output loading and cycle rates. Specified values are measured with the output open  
2. Min. of tRRC (Refresh R A S c y c l e t i m e ) i s s h o w n a t A C C H A R A C T E R I S T I C S I I  
3 . H Y 5 7 V 2 8 1 6 2 0 A T - K I / H I / P I / S I  
4 . H Y 5 7 V 2 8 1 6 2 0 A L T - K I / H I / P I / S I  
R e v . 0 . 4 / A p r . 0 1  
6
HY57V281620A  
AC CHARACTERISTICS I (AC operating conditions unless otherwise noted)  
- K I  
- H I  
-PI  
- S I  
P a r a m e t e r  
S y m b o l  
Unit  
Note  
M i n  
7. 5  
7. 5  
2. 5  
2. 5  
-
M a x  
Min  
7.5  
10  
2.5  
2.5  
-
M a x  
Min  
10  
10  
3
M a x  
Min  
10  
12  
3
Max  
C A S Latency  
=
=
3
2
t C K 3  
n s  
n s  
n s  
n s  
n s  
n s  
n s  
n s  
n s  
n s  
n s  
n s  
n s  
n s  
n s  
n s  
n s  
n s  
S y s t e m C l o c k  
C y c l e T i m e  
1000  
1000  
1 0 0 0  
1 0 0 0  
C A S Latency  
t C K 2  
t C H W  
t C L W  
t A C 3  
t A C 2  
t O H  
C l o c k H i g h P u l s e W i d t h  
C l o c k L o w P u l s e W i d t h  
-
-
-
-
-
-
1
1
-
-
3
3
C A S Latency  
=
=
3
2
5.4  
5.4  
-
6
6
-
-
6
6
-
A c c e s s T i m e  
F r o m C l o c k  
2
C A S Latency  
-
5.4  
-
6
-
-
Data-Out Hold Time  
2. 5  
1. 5  
0. 8  
1. 5  
0. 8  
1. 5  
0. 8  
1. 5  
0. 8  
1
-
2.5  
1.5  
0.8  
1.5  
0.8  
1.5  
0.8  
1.5  
0.8  
1
-
2. 5  
2
2. 5  
2
Data-Input Setup Time  
Data-Input Hold Time  
A d d r e s s S e t u p T i m e  
A d d r e s s H o l d T i m e  
C K E S e t u p T i m e  
tDS  
-
-
-
-
1
1
1
1
1
1
1
1
tDH  
-
-
1
-
1
-
t A S  
-
-
2
-
2
-
tAH  
-
-
1
-
1
-
t C K S  
t C K H  
tCS  
-
-
2
-
2
-
C K E H o l d T i m e  
-
-
1
-
1
-
C o m m a n d S e t u p T i m e  
C o m m a n d H o l d T i m e  
-
-
-
-
2
-
2
-
tCH  
1
-
1
-
CLK to Data Output in Low-Z Time  
tOLZ  
t O H Z 3  
t O H Z 2  
-
-
1
-
1
-
C A S Latency  
C A S Latency  
=
=
3
2
2. 7  
2. 7  
5.4  
5.4  
2.7  
3
5.4  
6
3
6
6
3
6
6
C L K t o D a t a  
Output in High-Z  
T i m e  
3
3
Note :  
1. Assume tR / tF (input rise and fall time ) is 1ns  
If tR & tF > 1ns, then [(tR+tF)/2-1]ns should be added to the parameter  
2. Access times to be measured with input signals of 1v/ns edge rate, from 0. 8v to 2. 0v  
If tR > 1ns, then (tR/2-0. 5)ns should be added to the parameter  
R e v . 0 . 4 / A p r . 0 1  
7
HY57V281620A  
AC CHARACTERISTICS II  
- K I  
- H I  
-PI  
- S I  
P a r a m e t e r  
S y m b o l  
Unit  
N o t e  
Min  
60  
60  
15  
45  
15  
15  
1
M a x  
Min  
6 5  
6 5  
2 0  
4 5  
2 0  
1 5  
1
M a x  
Min  
70  
70  
20  
50  
20  
20  
1
M a x  
Min  
7 0  
7 0  
2 0  
5 0  
2 0  
2 0  
1
M a x  
Operation  
t R C  
-
-
-
-
n s  
n s  
R A S Cycle Time  
A u t o R e f r e s h  
t R R C  
t R C D  
tRAS  
t R P  
-
-
-
-
R A S to C A S D e l a y  
R A S Active Time  
-
-
-
-
n s  
1 0 0 K  
100K  
1 0 0 K  
1 0 0 K  
n s  
R A S P r e c h a r g e T i m e  
-
-
-
-
-
-
-
n s  
R A S to R A S Bank Active Delay  
C A S to C A S D e l a y  
t R R D  
t C C D  
t W T L  
tDPL  
-
n s  
-
-
-
-
C L K  
C L K  
C L K  
C L K  
C L K  
C L K  
C L K  
C L K  
C L K  
C L K  
C L K  
m s  
W r i t e C o m m a n d t o D a t a - I n D e l a y  
D a t a - I n t o P r e c h a r g e C o m m a n d  
D a t a - I n t o A c t i v e C o m m a n d  
D Q M t o D a t a - O u t H i - Z  
0
-
0
-
0
-
0
-
2
-
2
-
2
-
2
-
tDAL  
4
-
5
-
3
-
4
-
t D Q Z  
t D Q M  
t M R D  
t P R O Z 3  
t P R O Z 2  
t P D E  
t S R E  
t R E F  
2
-
2
-
2
-
2
-
D Q M t o D a t a - I n M a s k  
0
-
0
-
0
-
0
-
M R S t o N e w C o m m a n d  
2
-
2
-
2
-
2
-
C A S Lat enc y = 3  
3
-
3
-
3
-
3
-
Precharge to Data  
O u t p u t H i - Z  
C A S Lat enc y = 2  
2
-
2
-
-
2
-
2
-
P o w e r D o w n E x i t T i m e  
S e l f R e f r e s h E x i t T i m e  
R e f r e s h T i m e  
1
-
1
1
-
1
-
1
-
1
-
1
-
1
-
1
-
64  
-
6 4  
-
64  
-
64  
Note :  
1 . A n e w c o m m a n d c a n b e g i v e n t R R C a f t e r s e l f r e f r e s h e x i t  
R e v . 0 . 4 / A p r . 0 1  
8
HY57V281620A  
DEVICE OPERATING OPTION TABLE  
H Y 5 7 V 2 8 1 6 2 0 A ( L ) T - K I  
C A S L a t e n c y  
t R C D  
t R A S  
tRC  
t R P  
t A C  
t O H  
1 3 3 M H z ( 7 . 5 n s )  
1 0 0 M H z ( 1 0 n s )  
2 C L K s  
2 C L K s  
2 C L K s  
2 C L K s  
6 C L K s  
5 C L K s  
8 C L K s  
7 C L K s  
2 C L K s  
2 C L K s  
5 . 4 n s  
6 n s  
2 . 5 n s  
2 . 5 n s  
H Y 5 7 V 2 8 1 6 2 0 A ( L ) T - H I  
C A S L a t e n c y  
t R C D  
t R A S  
tRC  
t R P  
t A C  
t O H  
1 3 3 M H z ( 7 . 5 n s )  
1 0 0 M H z ( 1 0 n s )  
3 C L K s  
3 C L K s  
3 C L K s  
3 C L K s  
6 C L K s  
6 C L K s  
9 C L K s  
9 C L K s  
3 C L K s  
3 C L K s  
5 . 4 n s  
6 n s  
2 . 5 n s  
2 . 5 n s  
H Y 5 7 V 2 8 1 6 2 0 A ( L ) T - P I  
C A S L a t e n c y  
t R C D  
t R A S  
tRC  
t R P  
t A C  
t O H  
1 0 0 M H z ( 1 0 n s )  
8 3 M H z ( 1 2 n s )  
2 C L K s  
2 C L K s  
2 C L K s  
2 C L K s  
5 C L K s  
5 C L K s  
7 C L K s  
7 C L K s  
2 C L K s  
2 C L K s  
6 n s  
6 n s  
2 . 5 n s  
2 . 5 n s  
H Y 5 7 V 2 8 1 6 2 0 A ( L ) T - S I  
C A S L a t e n c y  
t R C D  
t R A S  
tRC  
t R P  
t A C  
t O H  
1 0 0 M H z ( 1 0 n s )  
8 3 M H z ( 1 2 n s )  
3 C L K s  
2 C L K s  
2 C L K s  
2 C L K s  
5 C L K s  
5 C L K s  
7 C L K s  
7 C L K s  
2 C L K s  
2 C L K s  
6 n s  
6 n s  
2 . 5 n s  
3 n s  
R e v . 0 . 4 / A p r . 0 1  
9
HY57V281620A  
COMMAND TRUTH TABLE  
A 1 0 /  
A P  
A D D R  
C o m m a n d  
C K E n - 1  
C K E n  
C S  
R A S  
C A S  
W E  
D Q M  
BA  
N o t e  
M o d e R e g i s t e r S e t  
H
H
H
H
X
L
H
L
L
X
H
L
L
X
H
H
L
X
H
H
X
O P c o d e  
No Operation  
X
X
X
X
X
X
X
Bank Active  
L
R A  
V
V
Read  
L
H
L
L
L
H
H
L
L
L
H
L
C A  
C A  
X
R e a d w i t h A u t o p r e c h a r g e  
Write  
H
H
X
X
X
V
Write with Autoprecharge  
Precharge All Banks  
P r e c h a r g e s e l e c t e d B a n k  
Burst Stop  
H
H
L
X
V
X
X
L
L
H
H
L
L
H
H
H
H
H
X
L
X
V
X
X
X
X
X
D Q M  
Auto Refresh  
H
L
L
L
L
L
H
H
X
H
X
H
X
H
X
V
Entry  
L
1
H
L
X
H
X
H
X
H
X
V
X
H
X
H
X
H
X
V
X
X
X
Self Refresh  
Exit  
L
H
L
H
L
X
X
X
H
L
Entry  
P r e c h a r g e  
p o w e r d o w n  
H
L
Exit  
H
H
L
Entry  
C l o c k  
H
L
L
X
X
S u s p e n d  
Exit  
H
X
N o t e  
:
1. Exiting Self Refresh occurs by asynchronously bringing CKE from low to high  
2 . X = D o nt c a r e , H = L o g i c H i g h , L = L o g i c L o w . B A = B a n k A d d r e s s , R A = R o w A d d r e s s , C A = C o l u m n A d d r e s s ,  
O p c o d e = O p e r a n d C o d e , N O P = N o O p e r a t i o n  
R e v . 0 . 4 / A p r . 0 1  
1 0  
HY57V281620A  
PACKAGE INFORMATION  
4 0 0 m i l 5 4 p i n T h i n S m a l l O u t l i n e P a c k a g e  
U N I T : m m ( i n c h )  
11.938(0.4700)  
11.735(0.4620)  
22.327(0.8790)  
22.149(0.8720)  
10.262(0.4040)  
10.058(0.3960)  
0. 150(0. 0059)  
0. 050(0. 0020)  
1. 194(0. 0470)  
0. 991(0. 0390)  
5 d e g  
0 d e g  
0. 210(0. 0083)  
0. 120(0. 0047)  
0. 597(0. 0235)  
0. 406(0. 0160)  
0. 400(0. 016)  
0. 80(0. 0315)BSC  
0. 300(0. 012)  
R e v . 0 . 4 / A p r . 0 1  
1 1  
配單直通車
HY57V281620ALT-10產(chǎn)品參數(shù)
型號:HY57V281620ALT-10
是否Rohs認證: 不符合
生命周期:Obsolete
零件包裝代碼:TSOP2
包裝說明:TSOP2, TSOP54,.46,32
針數(shù):54
Reach Compliance Code:unknown
ECCN代碼:EAR99
HTS代碼:8542.32.00.02
風險等級:5.68
Is Samacsys:N
訪問模式:FOUR BANK PAGE BURST
最長訪問時間:8 ns
其他特性:AUTO/SELF REFRESH
最大時鐘頻率 (fCLK):100 MHz
I/O 類型:COMMON
交錯的突發(fā)長度:1,2,4,8
JESD-30 代碼:R-PDSO-G54
JESD-609代碼:e0
長度:22.22 mm
內(nèi)存密度:134217728 bit
內(nèi)存集成電路類型:SYNCHRONOUS DRAM
內(nèi)存寬度:16
功能數(shù)量:1
端口數(shù)量:1
端子數(shù)量:54
字數(shù):8388608 words
字數(shù)代碼:8000000
工作模式:SYNCHRONOUS
最高工作溫度:70 °C
最低工作溫度:
組織:8MX16
輸出特性:3-STATE
封裝主體材料:PLASTIC/EPOXY
封裝代碼:TSOP2
封裝等效代碼:TSOP54,.46,32
封裝形狀:RECTANGULAR
封裝形式:SMALL OUTLINE, THIN PROFILE
峰值回流溫度(攝氏度):NOT SPECIFIED
電源:3.3 V
認證狀態(tài):Not Qualified
刷新周期:4096
座面最大高度:1.2 mm
自我刷新:YES
連續(xù)突發(fā)長度:1,2,4,8,FP
最大待機電流:0.002 A
子類別:DRAMs
最大壓擺率:0.15 mA
最大供電電壓 (Vsup):3.6 V
最小供電電壓 (Vsup):3 V
標稱供電電壓 (Vsup):3.3 V
表面貼裝:YES
技術(shù):CMOS
溫度等級:COMMERCIAL
端子面層:Tin/Lead (Sn/Pb)
端子形式:GULL WING
端子節(jié)距:0.8 mm
端子位置:DUAL
處于峰值回流溫度下的最長時間:NOT SPECIFIED
寬度:10.16 mm
Base Number Matches:1
  •  
  • 供貨商
  • 型號 *
  • 數(shù)量*
  • 廠商
  • 封裝
  • 批號
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